Synthesis

综合说就是将RTL代码转换成网表的过程，可以说是IC设计中最为关键的一步，网表的好坏直接影响到最终芯片的性能的好坏。在综合时加什么样的约束，或者是怎么样优化RTL中的关键路径，这些都是需要反复迭过的过程，要控制好这一步就需要一个有着很强经验的设计人员来把关。不仅对工具非常熟悉，而且还要对设计也非常的熟悉。

对综合DC的学习也不是一朝一夕的事，在长期的使用中才能精通它，过来人说得一年。

于是在blog中建立一个题目为Synthesis的日志，记录下来自己的学习过程。