Synopsys PrimeTime占有95%的市场，其主要原因是：#1 in ASIC vendor SignOff
电路要怎样才算满足时序要求？
什么时同步：时钟之间有确定的相位关系。
0.1ns在我们的工艺条件下线长是多少？
Path type max—report is for setup
Path type min – report is for hold
Cell/net delay, cell delay read from library and net delay is calculat by pt.
若数据从fall edge 产生被rise edge 采样， 占空比就显得比较重要，setup不易满足，hold易满足。
Collection: design object的列表，pt内存中的一个区域，指向design的指针。
!~不约等于
Falling edge最差，不一定rising edge 也最差。
Clock不能算做时序路径。
STA: timing; formality: function
Timing report中要看: setup/hold, pre CTS/post CTS, period, uncertainty.
相关命令：set_clock, set_input_delay, set_output_delay, set_fault_path, set_clock_group, set_clock_uncertainty, set_propagated_clock, set_clock_latency….